LAPORAN AKHIR

MODUL II

[Kembali ke Menu Sebelumnya]

COUNTER,SHIFT REGISTER DAN SEVENT SEGMENT

Percobaan 1 : 

Asynchronous Binary Counter 4 bit dengan 4 J-K Flip-Flop

Gambar 1.Simulasi porteus counter 4 bit

Berikut hasil simulasi rangkaian :

Jurnal percobaan 1 :

Gambar 2.jurnal percobaan counter 4 bit

Dari jurnal yang telah terlampir didapat hasil output keluaran dari J-K Flip Flop ada nya hasil keluaran output J-K yang berbeda baik keluar dari J-K yang ke-1 sampai ke-4 sesuai dengan dengan hasil jurnal yang telah terlampir CLK sebagai clock dalam hitungan detik sebagai acuan untuk perbedaan antar J-K lainnya,hasil output terdapat J-K ke-1 pada J-K Flip Flop yang 1 hasil output terdapat pada hasil keluaran H0 terdapat perbedaan jeda antara CLK(clock) sesuai dengan namanya counter 4 bit hasil outpputnya berupa biner 4 bit yang dicacah 

berikut tabel kebenaran counter 4bit :

CLK	QA	QB	QC	QD
0	0	0	0	0
1	1	0	0	0
2	0	1	0	0
3	1	1	0	0
4	0	0	1	0
5	1	0	1	0
6	0	1	1	0
7	1	1	1	0
8	0	0	0	1
9	1	0	0	1
10	0	1	0	1
11	1	1	0	1
12	0	0	1	1
13	1	0	1	1
14	0	1	1	1
15	1	1	1	1

Percobaan 5 :

Decoder BCD sevent segment

 

Gambar 3. rangkaian simulai porteus decoder BCD sevent segment